O atraso de áudio pode ser usado para transmissões ao vivo de estações de rádio. Ele retarda o sinal de áudio por um período de tempo antes da transmissão, de modo a evitar que o deslize do apresentador ou alguns comentários prejudiciais do público na linha direta de audiência se espalhem pela mídia de transmissão, alcançando assim a transmissão segura de programas ao vivo. Como um equipamento de nível de transmissão, os atrasos de áudio têm altos requisitos para indicadores de desempenho, como faixa dinâmica, distorção, relação sinal-ruído e resposta de frequência, portanto, a tecnologia digital é geralmente usada. Usando o disco rígido da placa de som full-duplex embutido do computador, o sinal de áudio piscando pode ser percebido pelo software, mas é inconveniente de usar e operar, a confiabilidade é fraca e o desempenho e o preço são relativamente baixos. O delayer de áudio digital de nível broadcast baseado em Σ-ΔADC e chip DSP de alta precisão proposto neste artigo tem as características de alto índice de desempenho, operação simples e funções completas. O esquema de design foi comercializado.
1 Estrutura do sistema
1.1 Configuração do sistema
O hardware de retardo é uma estrutura mestre-escravo, conforme mostrado na Figura 1, que é composta principalmente por um transmissor M de dormente única 8HC05C8, um chip DSP MTS320C32 e um codec de áudio CS4224. M68HC05C8 é usado como o host de todo o sistema para completar a função de controle do sistema. Como o núcleo do sistema, o TMS320C32 completa a função de atraso do sinal de áudio. O CS4224 e o circuito de condicionamento de entrada e saída de áudio trabalham juntos para completar a conversão A / D e D / A dos sinais de áudio.
O atraso de áudio pode ser usado para transmissões ao vivo de estações de rádio. Ele retarda o sinal de áudio por um período de tempo antes da transmissão, de modo a evitar que o deslize do apresentador ou alguns comentários prejudiciais do público na linha direta de audiência se espalhem pela mídia de transmissão, alcançando assim a transmissão segura de programas ao vivo. Como um equipamento de nível de transmissão, os atrasos de áudio têm altos requisitos para indicadores de desempenho, como faixa dinâmica, distorção, relação sinal-ruído e resposta de frequência, portanto, a tecnologia digital é geralmente usada. Usando o disco rígido da placa de som full-duplex embutido do computador, o sinal de áudio piscando pode ser percebido pelo software, mas é inconveniente de usar e operar, a confiabilidade é fraca e o desempenho e o preço são relativamente baixos. O delayer de áudio digital de nível broadcast baseado em Σ-ΔADC e chip DSP de alta precisão proposto neste artigo tem as características de alto índice de desempenho, operação simples e funções completas. O esquema de design foi comercializado.
1 Estrutura do sistema
1.1 Configuração do sistema
O hardware de retardo é uma estrutura mestre-escravo, conforme mostrado na Figura 1, que é composta principalmente por um transmissor M de dormente única 8HC05C8, um chip DSP MTS320C32 e um codec de áudio CS4224. M68HC05C8 é usado como o host de todo o sistema para completar a função de controle do sistema. Como o núcleo do sistema, o TMS320C32 completa a função de atraso do sinal de áudio. O CS4224 e o circuito de condicionamento de entrada e saída de áudio trabalham juntos para completar a conversão A / D e D / A dos sinais de áudio.
CS4224 é um codec de áudio de 24 bits de alto desempenho. Ele usa a tecnologia Σ-Δ para fornecer conversão estéreo full-duplex digital / analógica e analógica / digital, com uma faixa dinâmica de 105dB, distorção harmônica e operação de -97dB, e uma frequência de amostragem de 32kHz, 44.1kHz e 48kHz são opcionais. O chip adota entrada e saída diferenciais, com filtro anti-aliasing no chip, filtro de suavização de saída e circuito de filtro digital sem ênfase, com controle de volume analógico, suportando modo de trabalho mestre ou escravo.
O TMS320C32 é um chip DSP de ponto flutuante de baixo custo e alto desempenho, muito adequado para processamento de sinal digital de voz. Ele suporta barramento de endereço de 24 bits e barramento de dados de 32 bits e pode endereçar a memória de grande capacidade exigida pelo retardador. Ele também possui uma interface serial para facilitar a interface do CS4224 com entrada e saída de dados de áudio serial.
M68HC05C8 realiza a interface homem-máquina, gerencia a tela do teclado e a interface de controle remoto do retardador e controla a operação do CS4224 e do TMS320C32.
1.2 Interface de memória
O TMS320C32 possui uma interface de memória externa aprimorada, a memória do programa pode ter largura de 16 e 32 bits e a memória de dados pode ter largura de 8/16/32 bits. O TMS320C32 usa dois conjuntos de sinais estroboscópicos STRB1 e STRB0, que têm faixas de endereçamento diferentes. Cada grupo de sinais estroboscópicos consiste em quatro pinos, que são usados como seleção de chips e linhas de endereço adicionais. As características dos pinos são determinadas pelo registro de controle de barramento correspondente a cada grupo de sinais estroboscópicos. Ao definir certos campos do registro de controle de barramento, você pode especificar o tipo de dados e a largura da memória externa.
O atraso usa dois conjuntos de memórias com larguras diferentes. SRAM armazena dados de áudio. Defina a largura da memória para 32 bits e o tipo de dados para 32 bits. Como o codec de áudio CS4224 tem 24 bits, ele na verdade usa 24 bits e consiste em três SRAMs de 8 bits, cada uma com seleção de chip STRB0_B0 ~ 2. O chip FLASH 28F512 armazena o programa de processamento do sinal de áudio do usuário, a largura da memória é de 8 bits e a seleção do chip ATRB1_B0 é usada.
A interface de memória considera principalmente a velocidade da memória para determinar quantos estados de espera precisam ser inseridos. Como a frequência do relógio TMS320C32 é 40 MHz, e a velocidade de acesso da memória FLASH é 150 ns, e a velocidade de acesso da SRAM é 70 ns, um estado de espera deve ser inserido. O TMS320C32 tem um gerador de estado de espera de software programável interno, selecione o modo de trabalho do gerador de estado de espera por meio do domínio SWW do registrador de controle STRBx e escreva o número de ciclos da máquina a esperar no domínio WTCNT. Uma vez que a memória do programa e o armazenamento de dados são respectivamente disparados por STRB1 e STRB0, o número necessário de ciclos da máquina pode ser definido de acordo com suas respectivas velocidades de acesso.
TMS320C32 tem uma função de guia de programa. Quando o hardware é reiniciado, o pino MCBL / MP está alto, então ele funciona no modo microcomputador, executa o programa de inicialização no chip e carrega o programa do usuário na memória FLASH na RAM de alta velocidade interna para ser executado. O modo de inicialização pode ser determinado pelo pino INT0 ～ 3, o endereço de carga da memória externa é selecionado como área Boot3 de acordo com o modo de conexão da memória e o sinal de handshake não é usado. O front end da memória FLASH é o cabeçalho do programa, incluindo as informações necessárias para o TMS320C32 durante a inicialização, como a largura da memória externa, o conteúdo do registro de controle de barramento após a inicialização, o comprimento de cada bloco de dados, a largura da memória de destino e o tipo de dados.
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