O design de chips é uma das prioridades de desenvolvimento de cada país e a expansão da indústria de design de chips da China ajudará a reduzir a dependência do meu país de chips estrangeiros. Em artigos anteriores, o editor uma vez apresentou o fluxo direto e reverso do design de chips e as perspectivas do design de chips. Neste artigo, o editor apresentará a você o capítulo real de design de chip - a otimização e a realização do consumo de energia da árvore do relógio no design de chip RFID.
1 Visão
UHF RFID é um chip de identificação de radiofrequência UHF. O chip adota um modo de fonte de alimentação passiva: após receber a energia da portadora, a unidade RF front-end gera um sinal de energia Vdd para fornecer todo o chip para funcionar. Devido às limitações do sistema de fonte de alimentação, o chip não pode gerar uma grande unidade de corrente, portanto, o design de baixo consumo de energia tornou-se um grande avanço no processo de desenvolvimento do chip. Para que a parte do circuito digital produza o mínimo de consumo de energia possível, no processo de projeto do circuito lógico digital, além de simplificar a estrutura do sistema (funções simples, contém apenas o módulo de codificação, módulo de decodificação, módulo de geração de números aleatórios, relógio , módulo de reinicialização, unidade de controle de memória Assim como o módulo de controle geral), o projeto de circuito assíncrono é adotado no projeto de alguns circuitos. Nesse processo, vimos que, como a árvore do relógio consome grande parte do consumo de energia da lógica digital (cerca de 30% ou mais), a redução do consumo de energia da árvore do relógio também se tornou uma redução no consumo de energia do lógica digital e o poder de todo o chip de tag. Uma etapa importante para o consumo.
2 Composição de energia do chip e métodos para reduzir o consumo de energia
2.1 A composição do consumo de energia
Figura 1 Composição do consumo de energia do chip
O consumo de energia dinâmico inclui principalmente o consumo de energia de curto-circuito e o consumo de energia de inversão, que são os principais componentes do consumo de energia deste projeto. O consumo de energia em curto-circuito é o consumo interno de energia, que é causado pelo curto-circuito instantâneo causado pelo tubo P e o tubo N sendo ligados em determinado momento do dispositivo. O consumo de energia de rotação é causado pelo carregamento e descarregamento da capacitância de carga na saída do dispositivo CMOS. O consumo de energia de vazamento inclui principalmente o consumo de energia causado por vazamento subliminar e vazamento de porta.
Hoje, as duas fontes mais importantes de consumo de energia são: conversão de capacitância e vazamento de sublimiar.
2.2 Principais métodos para reduzir o consumo de energia
Figura 2 Principais métodos para reduzir o consumo de energia do chip
2.2.1 Reduzir a tensão de alimentação Vdd
Ilha de tensão: Módulos diferentes usam tensões de alimentação diferentes.
Escala de tensão de nível múltiplo: Existem várias fontes de tensão no mesmo módulo. Alterne entre essas fontes de tensão de acordo com as diferentes aplicações.
Escala de frequência de tensão dinâmica: a versão atualizada do "ajuste de tensão de vários níveis", que ajusta dinamicamente a tensão de acordo com a frequência de trabalho de cada módulo.
AdapTIve Voltage Scaling: Uma versão atualizada do DVFS que usa um circuito de feedback que pode monitorar o comportamento do circuito para ajustar a tensão de forma adaptativa.
Circuito sublimiar (o projeto é mais difícil, e ainda permanece no escopo da pesquisa acadêmica)
2.2.2 Reduzir a frequência f e a taxa de rotatividade A
Otimização de código (extração de fatores comuns, reutilização de recursos, isolamento de operandos, trabalho em série para reduzir o consumo de energia de pico, etc.)
Relógio fechado
Estratégia multi-clock
2.2.3 Reduzir a capacitância de carga (CL) e o tamanho do transistor (Wmos)
Reduzir unidades sequenciais
Área de cavaco e redução de escala
Atualização de processo
2.2.4 Reduzir a corrente de fuga Ileak
Tensão de limite de controle (Tensão de limite) (tensão de limite ↑ corrente de fuga ↓ se estiver usando MTCMOS, VTCMOS, DTCMOS)
Controle a tensão do gate (Gate Voltage) (controlando a tensão do gate-source para controlar a corrente de fuga)
Pilha de transistores (conecte transistores redundantes em série, aumente a resistência para reduzir a corrente de fuga)
Fonte de alimentação bloqueada (Power GaTIng ou PSO) (quando o módulo não estiver funcionando, desligue a energia para reduzir efetivamente a corrente de fuga)
3 Otimização do consumo de energia da árvore do relógio no chip RFID
Quando o chip está funcionando, grande parte do consumo de energia se deve ao turnover da rede do relógio. Se a rede do relógio for grande, a perda de energia causada por esta parte será muito grande. Entre muitas tecnologias de baixo consumo de energia, o relógio bloqueado tem o efeito de restrição mais forte no consumo de energia do flip e no consumo interno de energia. Neste projeto, a combinação de tecnologia de relógio com portas de vários níveis e uma estratégia especial de otimização de árvore de relógio economiza grande parte do consumo de energia. Este projeto utilizou uma variedade de estratégias de otimização para consumo de energia no projeto lógico, e experimentou alguns métodos na síntese back-end e projeto físico. Através de várias otimizações de energia e iterações no front-end e back-ends, o projeto do código lógico e o consumo mínimo de energia foram encontrados. Abordagem integrada.
4.1 Adicionar manualmente o disparo do relógio no estágio RTL
Figura 3 Diagrama esquemático do relógio fechado
módulo data_reg (En, Data, clk, out)
entrada En, clk;
entrada [7: 0] Dados;
saída [7: 0] de saída;
sempre @ (clk posedge)
if (En) out = Dados;
endmodule
O objetivo desta fase é principalmente duplo: O primeiro é adicionar uma unidade de relógio com portão para controlar a taxa de rotação e reduzir o consumo de energia dinâmica de forma mais razoável de acordo com a probabilidade de rotação do relógio de cada módulo. A segunda é produzir uma rede de clock com uma estrutura balanceada tanto quanto possível. Pode ser garantido que alguns buffers de clock podem ser adicionados no estágio de síntese da árvore de clock de back-end para reduzir o consumo de energia. A unidade ICG (Integrated Gating) na biblioteca de células de fundição pode ser usada diretamente no projeto de código real.
4.2 As ferramentas na fase de síntese são inseridas na porta integrada
Figura 4 Inserção do relógio Gated durante a síntese lógica
#Set clock gating options, max_fanout default is ilimitado
set_clock_gating_style -sequential_cell trava \
-positive_edge_logic {integrado} \
-control_point antes de \
-control_signal scan_enable
#Crie uma árvore de clock mais balanceada inserindo ICGs “sempre habilitados”
definir power_cg_all_registers verdadeiro
definir power_remove_redundant_clock_gates true
read_db design.gtech.db
top_atual_design
link
fonte design.cstr.tcl
#Inserir gating do relógio
insert_clock_gating
compilar
#Gere um relatório sobre o disparo do relógio inserido
report_clock_gating
O objetivo desta fase é usar a ferramenta integrada (DC) para inserir automaticamente a unidade bloqueada a fim de reduzir ainda mais o consumo de energia.
Deve-se observar que as configurações dos parâmetros para inserir ICG, como fanout máximo (quanto maior o fanout, mais economia de energia, mais equilibrado o fanout, menor o skew, dependendo do design, conforme mostrado na figura), e a configuração do parâmetro minimum_bitwidth. Além disso, é necessário inserir um ICG normalmente aberto para estruturas de controle de porta mais complexas para tornar a estrutura da rede de relógio mais balanceada.
4.3 Otimizando o consumo de energia na fase de síntese da árvore do relógio
Figura 5 Comparação de duas estruturas de clock tree (a): tipo de profundidade de vários níveis; (b): tipo plano de poucos níveis
Primeiro, apresente a influência dos parâmetros abrangentes da árvore do relógio na estrutura da árvore do relógio:
Skew: Clock skew, o objetivo geral da árvore do relógio.
Atraso de inserção (Latência): O atraso total do caminho do relógio, usado para limitar o aumento no número de níveis da árvore do relógio.
Taranstion máximo: O tempo máximo de conversão limita o número de buffers que podem ser controlados pelo buffer de primeiro nível.
Capacitância máxima Fanout máximo: A capacitância de carga máxima e o fanout máximo limitam o número de buffers que podem ser acionados pelo buffer de primeiro nível.
O objetivo final da síntese da árvore do relógio no design geral é reduzir o desvio do relógio. Aumentar o número de níveis e reduzir cada nível de fanout irá investir mais buffers e equilibrar com mais precisão a latência de cada caminho do relógio para obter uma inclinação menor. Mas para design de baixa energia, especialmente quando a frequência do clock é baixa, os requisitos de temporização não são muito altos, portanto, espera-se que a escala da árvore do relógio possa ser reduzida para reduzir o consumo de energia de comutação dinâmica causado pela árvore do relógio. Conforme mostrado na figura, reduzindo o número de níveis da árvore do relógio e aumentando o fanout, o tamanho da árvore do relógio pode ser efetivamente reduzido. No entanto, devido à redução no número de buffers, uma árvore de clock com um número menor de níveis do que uma árvore de clock de vários níveis equilibra aproximadamente a latência de cada caminho de clock e obtém uma inclinação maior. Pode-se ver que, com o objetivo de reduzir a escala da árvore do relógio, a síntese da árvore do relógio de baixa potência está à custa de aumentar uma certa inclinação.
Especificamente para este chip RFID, usamos o processo TSMC 0.18um CMOS LOGIC / MS / RF, e a frequência do clock é de apenas 1.92M, o que é muito baixo. Neste momento, quando o relógio é usado para a síntese da árvore do relógio, o relógio baixo é usado para reduzir a escala da árvore do relógio. A síntese da árvore do relógio de consumo de energia define principalmente as restrições de inclinação, latência e trânsito. Como a restrição do fanout aumentará o número de níveis da árvore do clock e aumentará o consumo de energia, este valor não é definido. O valor padrão na biblioteca. Na prática, usamos 9 restrições de clock tree diferentes, e as restrições e resultados abrangentes são mostrados na Tabela 1.
Conclusão 5
Conforme mostrado na Tabela 1, a tendência geral é que quanto maior a inclinação do alvo, menor o tamanho final da árvore do relógio, menor o número de buffers da árvore do relógio e menor o consumo de energia estática e dinâmica correspondente. Isso salvará a árvore do relógio. O objetivo do consumo. Pode ser visto que quando a inclinação do alvo é maior do que 10 ns, o consumo de energia basicamente não muda, mas o grande valor de inclinação causará a deterioração do tempo de retenção e aumentará o número de buffers inseridos ao reparar o tempo, então um compromisso deve ser feito. Do gráfico, a Estratégia 5 e a Estratégia 6 são as soluções preferidas. Além disso, quando a configuração de inclinação ideal é selecionada, você também pode ver que quanto maior for o valor de transição Máx., Menor será o consumo de energia final. Isso pode ser entendido como quanto maior o tempo de transição do sinal do clock, menor a energia necessária. Além disso, a configuração da restrição de latência pode ser ampliada tanto quanto possível, e seu valor tem pouco efeito no resultado do consumo de energia final.
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