Nos últimos anos, com o rápido desenvolvimento de computadores, redes digitais e tecnologias de televisão, a demanda das pessoas por imagens de televisão de alta qualidade continuou a aumentar, e a indústria de rádio e televisão do meu país passou por rápido desenvolvimento e rápido desenvolvimento. A transmissão da TV digital por satélite, lançada há quatro anos, já atingiu uma escala considerável. Gravação de vídeo digital, efeitos especiais digitais, sistemas de edição não linear, estúdios virtuais, veículos de transmissão digital, matrizes de disco rígido de rede e sistemas robóticos de reprodução digital entraram sucessivamente em estações de TV CCTV e provinciais e municipais. A TV digital de alta definição padrão SDTV / HDTV foi listada como um dos principais projetos da indústria de pesquisa científica nacional, e a transmissão piloto foi realizada na Torre Central de Rádio e Televisão. Atualmente, a produção de programas de televisão digital e a transmissão terrestre de televisão digital do meu país têm sido intensamente promovidas, e o "Décimo Primeiro Plano Quinquenal" será o período de preparação para a mudança geral da televisão digital em meu país e uma etapa importante da transição do sistema de radiodifusão e televisão de analógico para digital.
Este projeto foi projetado para atender a essa tendência e atender à enorme demanda do mercado por equipamentos de transmissão óptica de sinal de vídeo digital ASI / SDI multicanal. É um equipamento de transmissão óptica que usa a tecnologia de multiplexação por divisão de tempo para transmitir simultaneamente dois sinais de vídeo digital ASI / SDI em uma fibra óptica. Este projeto pode estabelecer uma base sólida para o desenvolvimento de mais equipamentos de transmissão óptica de sinal digital assíncrono de alta velocidade no futuro.
1. Plano de implementação do sistema
O sinal serial ASI / SDI é remodelado pelo circuito de equalização e convertido em um conjunto de sinais diferenciais; então, o relógio no sinal é extraído através do circuito de recuperação de relógio para uso na próxima decodificação e sincronização do sinal; depois de passar pelo circuito de decodificação, o sinal serial de alta velocidade é transformado em um sinal paralelo de baixa velocidade para se preparar para o próximo processo de multiplexação elétrica; finalmente, o sinal assíncrono é sincronizado com o relógio de multiplexação elétrica local por meio do ajuste do circuito FIFO, realizando assim a multiplexação elétrica local; Ele é então transmitido para a extremidade receptora por meio da conversão elétrica / óptica do módulo óptico. Depois de receber o sinal, a extremidade receptora passa por uma série de circuitos de conversão inversa para restaurar o sinal serial ASI / SDI original para completar todo o processo de transmissão.
Nesse projeto, a tecnologia de multiplexação elétrica dos sinais ASI / SDI é a chave para todo o link técnico. Como a taxa de sinal ASI / SDI necessária para multiplexação de energia no projeto é muito alta, a taxa padrão atinge 270Mbit / s, e não é uma multiplexação de sinal homóloga, é difícil e antieconômico multiplexar diretamente o sinal, e precisa ser restaurado primeiro. O relógio de cada sinal converte o sinal serial de alta velocidade em um sinal paralelo de baixa velocidade e, em seguida, ajusta o ritmo do relógio de cada sinal por meio do circuito do chip FIFO para obter a sincronização com o relógio local e, em seguida, multiplexa os dois sinais elétricos por meio o chip programável, e então realizar a transmissão multiplex por divisão de tempo. Somente após essa série de procedimentos de processamento de sinal, um processo de desmultiplexação suave pode ser realizado na extremidade receptora, que também é o principal ponto técnico do projeto.
Além disso, o bloqueio da multiplexação elétrica também é um problema. Quanto mais canais de sinal, maior a velocidade, mais difícil será o bloqueio e maiores serão os requisitos técnicos para o layout da placa PCB. Esse problema pode ser resolvido muito bem por meio de vários tratamentos, como colocação razoável de vários componentes e filtragem científica da desordem.
2. Circuito de hardware
Neste projeto, o uso principal é o mais recente chipset de vídeo digital poderoso e estável da National Semiconductor. O chip de decodificação e conversão serial / paralela é o CLC011; o chip de codificação e conversão paralela / serial é CLC020; o chip de recuperação do clock é LMH0046; o chip de equalização do cabo adaptável é CLC014; o chip CPLD é LC4256V da LATTICE; o chip FIFO é IDT72V2105 da IDT.
A parte da equalização do processo de processamento do circuito é mostrada na Figura 2. Pode-se ver na Figura 2 que o sinal serial ASI / SDI de entrada única é remodelado após passar pelo circuito de equalização e convertido em um conjunto de sinais diferenciais, que é pronto para o processo subsequente de recuperação do relógio. Depois de passar pelo circuito de equalização, a qualidade do sinal é muito melhorada e as formas de onda dos sinais de entrada e saída são comparadas conforme mostrado na Figura 3.
Figura 2 Balanceamento de parte do processo de processamento do circuito
Figura 3 Comparação da forma de onda do circuito de equalização
A parte do processo de processamento do circuito de recuperação de clock é mostrada na Figura 4. Pode-se ver na Figura 4 que o modo de funcionamento do chip está configurado corretamente, um clock de 27M é fornecido localmente para o chip de recuperação de clock usar, o alto balanceado O sinal diferencial de velocidade é introduzido no chip e o sinal serial é recuperado depois que o chip é processado. O sinal de clock nele é usado pela seguinte parte de decodificação do circuito. Ao mesmo tempo, o chip também pode suportar recuperação de clock para sinais de alta definição.
Figura 4 Parte da recuperação do relógio do processo de processamento do circuito
O processo de decodificação de parte do circuito é mostrado na Figura 5. Pode-se observar na Figura 5 que o relógio serial e os dados seriais recuperados pelo chip de recuperação de relógio são inseridos no chip de decodificação, após a conversão serial / paralela de 10 bits dados paralelos e relógio paralelo de 27M são produzidos para preparar o relógio para o seguinte circuito FIFO. Ajuste o uso. O diagrama de tempo dos sinais em cada modo de trabalho é mostrado na Fig. 6.
Figura 5 Parte da decodificação do processo de processamento do circuito
Figura 6 Diagrama de tempo de sinal de cada modo
A parte FIFO do processo de processamento do circuito é mostrada na Figura 7. Entre eles, o relógio de leitura usa o relógio paralelo de 27M recuperado pelo circuito de codificação, e o relógio de escrita usa o relógio 27M local. O sinal paralelo de 10 bits que passa pelo FIFO é sincronizado com o relógio local por meio de ajuste para se preparar para a entrada subsequente no CPLD para multiplexação elétrica. O procedimento de multiplexação elétrica do CPLD é o seguinte, entre os quais 2BP-S é o procedimento de multiplexação e 2BS-P é o procedimento de desmultiplexação.
Figura 7 PEPS parte do processo de processamento do circuito
Arquitetura ESQUEMA de 2BP-S é
SINAL gnd: std_logic: = '0';
SINAL vcc: std_logic: = '1';
Sinal N_25: std_logic;
Sinal N_12: std_logic;
Sinal N_13: std_logic;
Sinal N_15: std_logic;
Sinal N_16: std_logic;
Sinal N_17: std_logic;
Sinal N_21: std_logic;
Sinal N_22: std_logic;
Sinal N_23: std_logic;
Sinal N_24: std_logic;
Começar
I30: Mapa da porta G_D (CLK => N_25, D => N_13, Q => N_22);
I29: Mapa da porta G_D (CLK => N_25, D => N_16, Q => N_23);
I34: Mapa da porta G_OUTPUT (I => N_22, O => Q0);
I33: Mapa da porta G_OUTPUT (I => N_23, O => Q1);
I2: Mapa da porta G_INPUT (I => CLK, O => N_25);
I7: Mapa da porta G_INPUT (I => A, O => N_12);
I8: Mapa da porta G_INPUT (I => LD, O => N_21);
I6: Mapa da porta G_INPUT (I => B, O => N_15);
I12: Mapa da porta G_2OR (A => N_17, B => N_24, Y => N_16);
I16: Mapa da porta G_2AND1 (AN => N_21, B => N_22, Y => N_24);
I21: Mapa da porta G_2AND (A => N_21, B => N_12, Y => N_13);
I20: Mapa da porta G_2AND (A => N_21, B => N_15, Y => N_17);
Fim ESQUEMA;
Arquitetura ESQUEMA de 2BS-P é
SINAL gnd: std_logic: = '0';
SINAL vcc: std_logic: = '1';
Sinal N_5: std_logic;
Sinal N_1: std_logic;
Sinal N_3: std_logic;
Sinal N_4: std_logic;
Começar
I8: Mapa da porta G_OUTPUT (I => N_4, O => Q0);
I1: Mapa da porta G_OUTPUT (I => N_5, O => Q1);
I2: Mapa da porta G_INPUT (I => CLK, O => N_3);
I3: Mapa da porta G_INPUT (I => SIN, O => N_1);
I7: Mapa da porta G_D (CLK => N_3, D => N_4, Q => N_5);
I4: Mapa da porta G_D (CLK => N_3, D => N_1, Q => N_4);
Fim ESQUEMA;
A parte de codificação do processo de processamento do circuito é mostrada na Figura 8. Depois de receber os dados, o módulo óptico receptor recupera os dados paralelos e o relógio síncrono através do programa de demultiplexação do CPLD e, em seguida, recupera o sinal serial de alta velocidade original através do circuito do chip de codificação, que é finalmente enviado pelo dispositivo de transmissão após ser acionado pelo chip do driver do cabo. Conclua todo o processo de transferência. Entre eles, a sequência de sinal da parte do circuito de codificação é mostrada na Figura 9.
Figura 8 Parte do código do processo de processamento do circuito
Figura 9 Diagrama de tempo de sinal do circuito de codificação
3. observações finais
O projeto do equipamento de transmissão óptica de multiplexação elétrica de sinal ASI / SDI assíncrono baseado em CPLD usa a mais recente tecnologia de multiplexação / demultiplexação elétrica de sinal ASI / SDI, que pode realizar a transmissão multiplexação por divisão de tempo de dois sinais, substituindo a multiplexação por divisão de onda anterior. o modo de transmissão de sinal assíncrono multicanal com base em vários canais economiza muito os custos de produção e melhora ainda mais a competitividade dos produtos no mercado.
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