Na interface de transmissão atual do sistema de transmissão de televisão DVB-C, existem dois padrões de interface de transmissão de vídeo MPEG-2: ASI padrão de interface serial assíncrona e SPI de interface paralela síncrona. O SPI tem um total de 11 sinais úteis, e cada sinal é diferenciado em dois sinais para melhorar a anti-interferência de transmissão. É transmitido pelo DB25 no link físico, então a conexão é muitas e complicada, a distância de transmissão é curta e está sujeita a falhas. No entanto, o SPI é um sinal paralelo de 11 bits com processamento simples e forte escalabilidade. Portanto, a saída do codificador de vídeo MPEG-2 geral e a entrada do decodificador de vídeo são todos sinais paralelos padrão de 11 bits. O ASI usa transmissão serial, que só precisa de um cabo coaxial para transmissão, que é simples de conectar e tem uma longa distância de transmissão. De acordo com as vantagens e desvantagens de SPI e ASI, é necessário converter entre SPI e ASI do sinal de transmissão.
1 estrutura de sinal SPI
O sistema de transmissão paralela SPI inclui um sinal de relógio, um sinal de dados de 8 bits, um sinal de sincronização de quadro PSYNC e um sinal válido de dados DVALID. O sinal de sincronização de quadro corresponde ao byte de sincronização 047H do pacote TS. O sinal DVALID é usado para distinguir o comprimento do pacote TS como 188 bytes ou 204 bytes. Quando o comprimento do pacote TS é de 188 bytes, o sinal DVALID está sempre alto e todos os sinais são sincronizados com o sinal de clock. O formato de dados SPI é mostrado na figura.
2 interface ASI
O fluxo de transporte ASI pode ter taxas de dados diferentes, mas a taxa de transmissão é constante, 270 Mbps, de modo que o ASI pode enviar e receber dados MPEG-2 em taxas diferentes. O sistema de transmissão ASI é uma estrutura em camadas. A camada mais alta e a segunda usam o padrão MPEG-2 ISO / IEC 13818- (Sistemas), e a 0ª e a 1ª camadas são canais de fibra FC baseados no ISO / IEO CD 14165-1. FC suporta uma variedade de meios de transmissão física, esta solução usa transmissão por cabo coaxial.
Primeiro, converta a palavra-código de 8 bits do pacote de transporte MPEG-2 que está sincronizado com o pacote em uma palavra-código de 10 bits; então, na conversão paralela / serial, quando uma nova palavra precisa ser inserida e a fonte de dados ainda não está pronta, deve ser inserida uma palavra de sincronização K28.5 para atingir a taxa de transmissão fixa ASI de 270 Mbps. O fluxo de bits serial resultante será enviado ao conector do cabo coaxial por meio do circuito de buffer / drive e da rede de acoplamento. Existem três maneiras de inserir uma palavra de código de sincronização: um único byte do fluxo de código de transmissão não pode ser uma palavra de sincronização antes e depois; um único byte de um fluxo de código de transmissão deve ser uma palavra de sincronização antes e depois; Ou uma combinação dos dois.
Os dados recebidos que chegam ao cabo coaxial devem primeiro ser acoplados ao circuito para recuperar o relógio e os dados através do conector e da rede de acoplamento, e então realizar a conversão serial / paralela; a fim de recuperar a sincronização de bytes, o decodificador ASI deve primeiro pesquisar a palavra de sincronização K28.5, uma vez que a palavra de sincronização é pesquisada, o limite é demarcado para os dados subsequentemente recebidos, estabelecendo assim o arranjo de bytes correto dos bytes de saída do decodificador; finalmente, a conversão de 10/8 bits é realizada para restaurar os dados do fluxo de código MPEG-2 TS sincronizado por pacote. Mas a palavra de sincronização do K28.5 não é um dado válido, portanto, deve ser excluída durante a decodificação.
3 Esquema de implementação de interface ASI
Neste esquema, o fluxo de código MPEG-2 TS é fornecido pelo codificador MPEG-2 de chip único MB86390, que emite um sinal paralelo de 11 bits em conformidade com o padrão SPI e o comprimento do pacote TS é de 188 bytes. No esquema de conversão SPI / ASI, o chip cypress company cyb923 / cyb933, FIFO assíncrono e programador lógico CPLD são usados principalmente.
cyb923 realiza principalmente a conversão de 8/10 bits da palavra-código, insere a palavra de sincronização K28.5 e a conversão paralela / serial. A taxa de transmissão de ASI é constante em 270 MHz e a taxa de código de entrada MPEG-2 TS é diferente, então para usar FIFO para obter correspondência de taxa, é necessário controlar logicamente a comunicação entre os dados SPI de entrada, FIFO e cyb923. Considerando o desempenho abrangente, o preço e a complexidade do programa, esta solução usa o programador lógico CPLD da xilinx XC95108; A programação VHDL é usada para realizar seu controle lógico. A decodificação do ASI também é um processo semelhante, o cyb933 realiza principalmente a conversão de 10/8 bits, a remoção da palavra de sincronização K28.5 e a conversão serial para paralela.
3.1 codificação ASI
No processo de codificação ASI, apenas os dados de oito bits do MPEG-2 TS e o relógio de transmissão do TS de um bit são introduzidos no CPLD. Como neste esquema, o formato TS é de 188 bytes, o sinal válido de dados DVALID é sempre alto e o CPLD ignora esse sinal e só recebe dados do fluxo de código TS sem se preocupar com o cabeçalho de sincronização do fluxo de código TS. O sinal de sincronização de quadro PSYNC também é ignorado. CPLD grava os dados recebidos em FIFO com clock de taxa de código TS. Quando o FIFO está meio cheio, o CPLD recebe o sinal meio cheio do FIFO e, em seguida, o CPLD envia o sinal de leitura do FIFO para o cyb923. O cyb923 lê os dados no FIFO a 27 Mbps; quando o CPLD conta para que o cyb923 leia uma certa quantidade de dados FIFO, o CPLD envia um sinal ilegível de FIFO para cyb923 para evitar que o FIFO fique vazio. A velocidade paralela máxima da taxa de código de transmissão MPEG-2 é 27/8 = 3.375 Mbps, e a taxa FIFO lida é 27 Mbps, portanto, a FIFO não transbordará. Levando em consideração o atraso, este programa usa um FIFO7202 de menor capacidade. cyb923 preenche o fluxo de código ASI com K28.5 quando o FIFO é ilegível para manter uma taxa de transmissão fixa de 270 Mbps. Finalmente, os dados seriais podem ser transmitidos por cabo coaxial após serem acionados. Nesta solução, a inserção da palavra de sincronização K28.5 adota o método das palavras de sincronização K28.5 antes e depois de um único byte do fluxo de código de transmissão. Comparado com os outros dois esquemas, este esquema é relativamente simples de julgar e lidar.
3.2 decodificação ASI
Na extremidade receptora do ASI, o fluxo de código ASI de entrada é equalizado e, em seguida, é inserido no chip cyb933. Primeiro, ele bloqueia o clock do fluxo de código ASI pelo loop de bloqueio de fase do relógio interno e detecta a palavra de sincronização K28.5; depois de encontrá-lo, a sequência do fluxo de bits ASI é determinada e, em seguida, a conversão serial / paralela é executada.
Pode-se observar que K28.5 é detectado, ou seja, o alinhamento de bytes é um pré-requisito importante para a decodificação ASI, então o cyb933 define um conjunto de métodos para detecção de sincronização de bytes. Considerando que erros de transmissão e outros motivos podem causar falso K28.5, o cyb933 adota o método de confirmação de byte duplo. Ou seja, os dois bytes consecutivos são K28.5 e a sincronização de bytes é confirmada e, em seguida, o estado normal de decodificação de byte único é inserido. No estado de decodificação, se o CPLD conta que 16 bytes dos 64 bytes decodificados estão errados, o CPLD deve enviar informações ao cyb933, exigindo que o cyb933 ressincronize os bytes.
Após a sincronização de bytes, porque K28.5 é o byte de sincronização inserido pelo cyb923 e não pode ser enviado como dados válidos, o cyb933 ignora automaticamente esses bytes de sincronização. Quando cyb933 detecta dados válidos, cyb933 produzirá uma indicação de que os dados atuais são válidos. Se este sinal é considerado válido para escrita no FIFO, os dados no FIFO devem ser dados válidos. Quando o FIFO está meio cheio, após o CPLD receber o sinal meio cheio do FIFO, o CPLD lê os dados no FIFO e determina o byte de sincronização do pacote TS de acordo com se o byte lido é 047H; se a palavra de sincronização do pacote TS for encontrada, ele restaurará o sinal de sincronização de quadro correspondente. Neste momento, a contagem 188 do CPLD restaura o pacote TS completo. Se o próximo byte não for 047H, significa que os dados de entrada estão incorretos. O CPLD descartará esses dados até encontrar a palavra de sincronização 047H. Durante este período, o CPLD produz embalagem vazia de TS. Após a sincronização de um novo pacote, o CPLD começa a contar e produzir os pacotes TS MPEG-188 de 2 bytes corretos, recuperando assim o sinal de 11 bits correto do SPI. Da mesma forma, quando os dados FIFO são ilegíveis, o CPLD também produz pacotes TS vazios para manter uma taxa de código MPEG-2 de saída constante.
No projeto de conversão de SPI para ASI, a codificação ASI é realizada diretamente nos dados SPI sem considerar o problema de erros de bit. A principal consideração é que os dados SPI são produzidos diretamente do MB390 sem transmissão de longa distância, reduzindo assim a complexidade do controle lógico de codificação ASI. No processo de decodificação ASI, os dados ASI são transmitidos por uma longa distância e o fator de erro deve ser considerado. Portanto, o projeto de ressincronização de bytes e pacotes é adicionado para aumentar a capacidade anti-interferência. Este esquema realizou a conversão mútua de SPI / ASI muito bem na aplicação prática.
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